Jenseits von Nanosheets: Die technologische Transformation durch CFETs bei A7 und A10

Die jüngste Forschungsarbeit von Wissenschaftlern der TU München, der Universität Modena und Reggio Emilia sowie Applied Materials markiert einen entscheidenden Wendepunkt in der Halbleiter-Roadmap. Mit der Untersuchung des A10 Nanosheet-FET (NSFET) im direkten Vergleich zum A7 Complementary FET (CFET) adressiert die Studie die kritischen Engpässe der Skalierung: parasitäre Widerstände, Kapazitäten (RC) und die thermische Zuverlässigkeit. Während die Industrie derzeit den Übergang zu Gate-All-Around (GAA)-Strukturen bei 2nm-Knoten vollzieht, zeigt die Analyse, dass der Sprung auf CFET-Architekturen nicht nur eine geometrische Verkleinerung darstellt, sondern eine grundlegende Änderung der physikalischen Belastungsgrenzen erfordert. Der CFET-Ansatz, bei dem n- und p-Transistoren übereinander gestapelt werden, bietet zwar ein erhebliches Potenzial zur Flächenreduktion, verschärft jedoch gleichzeitig die Herausforderungen hinsichtlich der Wärmeabfuhr und der Aging-Effekte. Für die Halbleiterindustrie bedeutet dies, dass System-Technology Co-Evaluation (STCO) nicht mehr nur eine Option, sondern eine Notwendigkeit für das Design zukünftiger Knoten ist. Die supply-chain-relevanten Implikationen sind weitreichend: Zulieferer von Equipment (wie Applied Materials) müssen ihre Abscheidungs- und Ätzverfahren für extrem präzise vertikale Integrationsschritte anpassen. Gleichzeitig müssen EDA-Anbieter ihre Tools für eine thermal- und alterungsbewusste Simulation fit machen, da die Leistungsdichte in CFET-basierten Chips das thermische Management an die Grenzen des Machbaren treibt. Langfristig gesehen deutet diese Studie darauf hin, dass wir das Ende der rein geometrischen Skalierung erreicht haben. Der Erfolg bei A7 und darunter wird davon abhängen, wie effizient die Integration von Parasitik-Management und Materialinnovation gelingt. Investoren und Marktteilnehmer sollten den Fokus daher verstärkt auf Unternehmen legen, die über tiefgreifende Kompetenzen in der vertikalen Integration und thermischen Modellierung verfügen. Die Ära, in der bloße Transistordichte den Markterfolg diktierte, ist vorbei; die Ära der thermisch optimierten, hochzuverlässigen 3D-Architekturen hat begonnen. Dieser Wandel wird die Wettbewerbsfähigkeit der führenden Foundries maßgeblich beeinflussen und neue Standards für die gesamte Chip-Architektur setzen.