Durchbruch in der 3D-Integration: Mikrostruktur von Kupfer als Schlüssel zur TSV-Zuverlässigkeit

Die jüngste Veröffentlichung von Forschern der Purdue University und der UCLA markiert einen bedeutenden Meilenstein für die Halbleiterfertigung der nächsten Generation. Die Studie untersucht den direkten Zusammenhang zwischen der Mikrostruktur von Kupfer (Cu) und den durch Through-Silicon-Vias (TSVs) induzierten mechanischen Spannungen im Silizium-Substrat. Mit dem fortschreitenden Trend zur 3D-Integration und dem Einsatz von High-Bandwidth-Memory (HBM) sowie Chiplet-Architekturen sind TSVs zu einer kritischen Komponente geworden. Da diese vertikalen Verbindungen jedoch signifikante thermomechanische Spannungen auf das umgebende Silizium ausüben, stellen sie ein erhebliches Risiko für die Ausbeute und Langzeitzuverlässigkeit von Prozessoren dar. Die Forschungsergebnisse zeigen, dass die Korngröße und Orientierung innerhalb der Kupferfüllung entscheidend dafür sind, wie sich Stress während thermischer Zyklen – etwa beim Betrieb von Hochleistungschips – verteilt. Eine unkontrollierte Mikrostruktur führt zu sogenannten 'Keep-out-Zonen', in denen die Transistorperformance durch Spannungsinduzierte Ladungsträgerbeweglichkeitsänderungen beeinträchtigt wird. Für die Industrie bedeutet dies, dass die bisherige Annahme, eine rein geometrische Optimierung der TSVs reiche aus, überholt ist. Vielmehr muss der Galvanikprozess (Electroplating) präziser gesteuert werden, um ein gezieltes Kornwachstum zu fördern. Aus Sicht der Lieferkette hat dies weitreichende Implikationen für Zulieferer von Chemikalien für die Galvanik (Plating Chemistries) sowie für Hersteller von Abscheideanlagen. Die Fähigkeit, die Cu-Mikrostruktur auf der Nanoskala zu kontrollieren, wird zum Wettbewerbsvorteil. Unternehmen, die in der Lage sind, während des TSV-Fill-Prozesses einheitliche und stressarme Mikrostrukturen zu erzeugen, können ihre Chip-Ausbeuten signifikant steigern, da sie die Keep-out-Zonen verkleinern und somit die Integrationsdichte erhöhen können. Zukünftig ist damit zu rechnen, dass In-situ-Metrologie zur Überwachung der Korngrößenverteilung zum Standard in der Halbleiterfertigung avanciert. Zusammenfassend lässt sich sagen, dass die Erkenntnisse aus Purdue und UCLA den Weg für eine robustere 3D-Chiparchitektur ebnen, indem sie die unsichtbare, aber folgenschwere Korngrenzen-Dynamik in TSVs als neuen Hebel für die Zuverlässigkeit von Hochleistungshalbleitern identifizieren.