Konec limitů CMOS: CFET jako klíč k překonání hranice 10 Å

Současný polovodičový průmysl se nachází v kritickém bodě, kdy tradiční architektura FinFET a nastupující technologie Gate-All-Around (GAA) narážejí na fyzikální limity škálování. S přechodem pod hranici 10 Ångströmů (1 nm) se stává technologie CFET (Complementary Field-Effect Transistor) nejpravděpodobnějším kandidátem na udržení tempa Moorova zákona. Inovace spočívá ve vertikálním uspořádání n-MOS a p-MOS tranzistorů nad sebou, což radikálně redukuje plochu čipu při zachování nebo dokonce zvýšení efektivní šířky kanálu. Z hlediska průmyslového dopadu představuje CFET zásadní změnu paradigmatu. Dosavadní přístup k vertikální integraci byl limitován výrobními procesy, avšak koncept „Self-Aligned CFET“ (samozarovnaný CFET) řeší kritické problémy s litografickým překryvem a parazitními kapacitami. Pro výrobce typu TSMC, Samsung nebo Intel to znamená nejen nutnost investic do nových depozičních a leptacích nástrojů, ale i kompletní přehodnocení knihoven standardních buněk pro SRAM a logické obvody. Zvětšení efektivní šířky kanálu díky CFET přímo vede k vyššímu budicímu proudu a lepší elektrostatice, což je klíčové pro snížení spotřeby u čipů nové generace. Dodavatelský řetězec bude muset na tento posun reagovat zvýšenou poptávkou po pokročilých materiálech pro tvorbu dielektrik s vysokou permitivitou (high-k) a kovových hradel (metal gates) s vysokým rozlišením. Implementace této technologie také vyvolá tlak na dodavatele litografických systémů (EUV a budoucí High-NA EUV), aby zvládli extrémně náročné zarovnání vrstev. Změna architektury tranzistoru však může také paradoxně zjednodušit layout celého čipu, což umožní hustší propojení a snížení celkové délky vodičů. Budoucí výhled naznačuje, že CFET nebude pouze doplňkem, ale nezbytným standardem pro éru po roce 2027. Ačkoliv jsou náklady na výzkum a vývoj v této oblasti astronomické, ekonomická efektivita vyplývající z vyšší hustoty tranzistorů na čtvereční milimetr umožní výrobcům udržet konkurenceschopnost v odvětví HPC (High-Performance Computing) a umělé inteligence. CFET tak definuje novou éru 3D integrace, kde se prostor využívá vertikálně, čímž se odsouvá fyzikální konec křemíkové éry o další dekádu.