Terobosan Riset Purdue-UCLA: Mengungkap Rahasia Mikrostruktur Tembaga dalam Mengatasi Stres TSV pada Chip Canggih

Laporan teknis terbaru yang dirilis oleh peneliti dari Purdue University dan UCLA mengenai dampak mikrostruktur tembaga (Cu) pada tegangan sisa (residual stress) di Through-Silicon Via (TSV) menandai titik balik penting dalam evolusi pengemasan 3D (3D IC/packaging). Selama ini, tantangan utama dalam integrasi semikonduktor skala kecil adalah fenomena termomekanis yang timbul akibat ketidakcocokan koefisien ekspansi termal antara tembaga dan silikon. Penelitian ini membuktikan secara empiris bahwa ukuran butir dan orientasi kristal tembaga di dalam TSV memainkan peran krusial dalam mendistribusikan stres mekanis yang dapat menyebabkan kegagalan struktural pada lapisan di sekitar TSV. Secara teknis, proses annealing pada suhu 400 °C yang dilakukan dalam eksperimen tersebut menunjukkan bahwa kontrol mikrostruktur bukan lagi sekadar opsi, melainkan kebutuhan desain untuk mempertahankan integritas perangkat pada node proses sub-7nm. Dampak industri dari penemuan ini sangat luas; produsen chip seperti TSMC, Intel, dan Samsung kini memiliki data yang lebih akurat untuk mengoptimalkan proses elektroplating tembaga mereka. Dengan memahami bagaimana butiran tembaga merespons siklus termal, perusahaan dapat mengurangi risiko retakan mikroskopis yang seringkali menjadi penyebab utama penurunan hasil produksi (yield loss) pada produk high-end, seperti prosesor HPC (High-Performance Computing) dan chip AI. Implikasi terhadap rantai pasok semikonduktor juga signifikan. Perusahaan pemasok bahan kimia untuk proses elektroplating (plating chemicals) kini akan dituntut untuk menyediakan aditif yang lebih presisi guna mengontrol pertumbuhan butir tembaga selama proses pengendapan. Ini berarti standar kualitas untuk bahan kimia elektrolit akan menjadi lebih ketat, mendorong inovasi di sisi vendor peralatan fabrikasi (WFE). Selain itu, desain TSV di masa depan akan lebih berfokus pada manajemen stres berbasis material daripada sekadar desain geometris. Ke depannya, riset ini akan menjadi dasar bagi pengembangan standar manufaktur baru untuk chiplet dan pengemasan heterogen. Seiring dengan industri yang terus mendorong batas miniaturisasi, pengendalian mikrostruktur logam akan menjadi salah satu pilar penentu daya saing. Kita akan melihat adopsi metodologi pemodelan stres yang lebih canggih dalam perangkat lunak EDA (Electronic Design Automation), yang memungkinkan para insinyur untuk mensimulasikan dampak mikrostruktur sejak tahap desain awal, sehingga mempercepat waktu ke pasar (time-to-market) dan meningkatkan keandalan produk jangka panjang dalam aplikasi kritis seperti pusat data dan otomotif otonom.