Ewolucja architektury tranzystorów: Analiza porównawcza A7 CFET i A10 Nanosheet w kontekście przyszłości półprzewodników

Najnowsza praca badawcza opublikowana przez zespół z TU Munich, University of Modena and Reggio Emilia oraz Applied Materials stanowi kluczowy punkt zwrotny w dyskusji nad skalowaniem technologicznym poniżej granicy 2 nm. Analiza systemowo-technologiczna (STCO), porównująca architekturę CFET (Complementary FET) dla węzła A7 z zaawansowanymi tranzystorami Nanosheet (NSFET) dla węzła A10, rzuca nowe światło na wyzwania związane z pasożytniczymi opornościami i pojemnościami (RC) oraz niezawodnością układów scalonych. Przejście z architektury GAA (Gate-All-Around) stosowanej w węzłach 2 nm na strukturę CFET, gdzie tranzystory nMOS i pMOS są układane pionowo jeden na drugim, jest niezbędne dla dalszego zwiększania gęstości upakowania logiki. Badania te wykazują, że choć CFET oferuje drastyczną redukcję powierzchni, wiąże się to z istotnymi wyzwaniami w obszarze odprowadzania ciepła i starzenia się materiałów, co staje się wąskim gardłem dla wydajności energetycznej układów AI oraz HPC (High Performance Computing). Z punktu widzenia łańcucha dostaw, wdrożenie technologii CFET wymusi na producentach narzędzi do litografii i trawienia, takich jak Applied Materials, opracowanie nowych procesów depozycji warstw atomowych (ALD) oraz selektywnego usuwania materiałów, co znacząco wpłynie na koszty produkcji (CAPEX) u odlewni takich jak TSMC, Intel czy Samsung. Implikacje dla branży są jasne: era prostego skalowania wymiarowego dobiega końca, a przyszłość zależy od innowacji w zakresie materiałów i zarządzania termicznego na poziomie pojedynczego tranzystora. W perspektywie długoterminowej, zdolność do niezawodnego wytwarzania struktur CFET zdeterminuje to, kto utrzyma przewagę w produkcji chipów dla autonomicznych systemów i centrów danych. Analiza pasożytów RC oraz degradacji NBTI/HCI w tych nowych architekturach wskazuje, że projektanci systemów będą musieli ściślej współpracować z inżynierami procesowymi na wczesnym etapie projektowania (tzw. Design-Technology Co-Optimization), co stanie się standardem branżowym w nadchodzącej dekadzie.