CFET: Архитектурный прорыв как ключ к преодолению барьера 10 Å в полупроводниковой литографии

Переход к узлам за пределами 10 ангстрем (1 нм) ставит перед индустрией фундаментальные физические ограничения, связанные с плотностью размещения транзисторов и контролем токов утечки. Технология CFET (Complementary Field-Effect Transistor), предполагающая вертикальную интеграцию n-канальных и p-канальных транзисторов друг над другом, становится ключевым решением для сохранения темпов масштабирования по закону Мура. Основное преимущество самосовмещенной архитектуры CFET заключается в существенном увеличении эффективной ширины канала при сохранении той же площади кристалла, что критически важно для SRAM-ячеек и логических блоков высокой плотности. Использование CFET позволяет радикально улучшить электростатический контроль, снизить паразитную емкость и повысить быстродействие при одновременном снижении энергопотребления. Анализ влияния на отрасль показывает, что внедрение данной архитектуры потребует колоссальных изменений в производственных цепочках. Переход к CFET означает отказ от планарной компоновки и переход к сложным 3D-процессам сборки наноуровня. Для производителей оборудования (таких как ASML, Applied Materials, Lam Research) это означает необходимость разработки инструментов с беспрецедентной точностью совмещения слоев, так как ошибка в эпитаксиальном выращивании или селективном травлении может привести к дефектам всей структуры. В контексте цепочки поставок, это усилит зависимость от поставщиков фоторезистов экстремального ультрафиолета (EUV) и специализированных материалов для создания изолирующих слоев с диэлектрической проницаемостью low-k, способных выдерживать экстремально малые габариты. В будущем outlook для индустрии выглядит многообещающим, но крайне капиталоемким. Лидеры рынка, такие как TSMC, Intel и Samsung, уже интегрируют элементы CFET в свои дорожные карты после 2027 года. Компании, которые первыми освоят массовое производство самосовмещенных структур, получат доминирующее положение в секторе высокопроизводительных вычислений (HPC) и искусственного интеллекта, где плотность транзисторов определяет конкурентное преимущество. Тем не менее, главной угрозой остается рост себестоимости пластины, что может привести к дальнейшей консолидации рынка и переходу к модели «чиплетной» архитектуры, где CFET-ядра будут комбинироваться с более старыми техпроцессами для оптимизации затрат.