Kỷ nguyên BEOL CMOS bổ trợ: Đột phá từ bán dẫn 2D mở đường cho kiến trúc chip 3D

Sự hợp tác nghiên cứu giữa Đại học Stanford và Đại học Hanyang gần đây đã đánh dấu một cột mốc quan trọng trong lộ trình thu nhỏ bán dẫn, giải quyết 'nút thắt cổ chai' lâu nay trong ngành: sự thiếu hụt các linh kiện p-type (loại p) hiệu suất cao để kết hợp với các transistor oxide n-channel (loại n) hiện có. Trong kiến trúc BEOL (Back-End-Of-Line) CMOS, việc tích hợp các transistor trực tiếp lên các lớp kim loại phía trên bề mặt silicon không chỉ giúp tối ưu hóa mật độ logic mà còn mở ra tiềm năng cho các thiết kế chip 3D mật độ siêu cao. Từ trước đến nay, các transistor oxide (như IGZO) đã cho thấy khả năng vượt trội ở kênh n, nhưng sự thiếu hụt các transistor loại p tương thích đã cản trở việc hiện thực hóa các mạch CMOS tích hợp hoàn chỉnh ở cấp độ BEOL. Nghiên cứu này đề xuất một giải pháp đột phá thông qua việc sử dụng vật liệu bán dẫn 2D, giải quyết các thách thức kỹ thuật cốt lõi như: tăng trưởng ở nhiệt độ thấp không cần chuyển tiếp (transfer-free), kỹ thuật tiếp xúc van der Waals tinh sạch và các phương pháp pha tạp (doping) p ổn định. Việc kiểm soát hiệu quả sự kết tinh và ngăn chặn hiện tượng khuếch tán giữa các lớp là chìa khóa để đưa công nghệ này từ phòng thí nghiệm ra dây chuyền sản xuất thương mại. Đối với ngành công nghiệp bán dẫn, tác động của công nghệ này là rất sâu sắc. Về mặt chuỗi cung ứng, nó giảm bớt sự phụ thuộc vào các kỹ thuật quang khắc phức tạp cho các nút tiến trình nhỏ, thay vào đó tận dụng không gian thẳng đứng trên die để tăng hiệu suất. Các nhà sản xuất chip như TSMC, Samsung và Intel sẽ có thêm công cụ để duy trì định luật Moore khi giới hạn vật lý của silicon truyền thống ngày càng bị thu hẹp. Trong tương lai, chúng ta có thể kỳ vọng vào sự xuất hiện của các kiến trúc chip lai (heterogeneous integration), nơi các lớp logic 2D được xếp chồng trực tiếp lên trên lớp nền silicon, giúp giảm tiêu thụ điện năng và tăng tốc độ xử lý dữ liệu đáng kể cho các ứng dụng AI và điện toán đám mây. Mặc dù vẫn còn những rào cản về độ tin cậy và chi phí vật liệu 2D, lộ trình mà Stanford và Hanyang vạch ra cung cấp một khung làm việc thực dụng, định hình lại tương lai của hệ thống CMOS trên chip trong thập kỷ tới.