Kỷ nguyên mới của thiết kế chip 2nm: Mạng lưới xung nhịp mặt sau (Backside Clock Meshes) thay đổi cuộc chơi hiệu năng

Nghiên cứu mới từ Đại học California, Santa Cruz (UCSC) về việc ứng dụng mạng lưới xung nhịp (clock meshes) ở mặt sau (backside) trên nền tảng bóng bán dẫn cổng bao quanh (GAAFET) 2nm đánh dấu một bước ngoặt kỹ thuật quan trọng trong thiết kế VLSI. Trong nhiều thập kỷ, các kỹ sư thiết kế chip luôn phải đối mặt với bài toán đánh đổi giữa độ lệch xung nhịp (skew) và tài nguyên định tuyến kim loại ở các lớp mặt trước. Việc di chuyển mạng lưới xung nhịp xuống mặt sau – tận dụng lợi thế của công nghệ mạng lưới phân phối điện mặt sau (BSPDN) – không chỉ giải phóng diện tích quý giá ở các lớp metal phía trên mà còn tối ưu hóa đáng kể hiệu năng tổng thể. Xét về tác động công nghiệp, phát hiện này cung cấp giải pháp cho một trong những nút thắt lớn nhất của tiến trình 2nm: đó là việc duy trì tính toàn vẹn tín hiệu trong khi giảm thiểu mức tiêu thụ điện năng. Bằng cách giảm độ lệch xung nhịp, các nhà thiết kế có thể vận hành chip ở tần số cao hơn với độ tin cậy tốt hơn, điều này vô cùng quan trọng đối với các dòng chip xử lý trí tuệ nhân tạo (AI) và trung tâm dữ liệu. Về mặt chuỗi cung ứng, sự chuyển dịch này buộc các nhà sản xuất thiết bị sản xuất bán dẫn (như ASML, Applied Materials) và nhà cung cấp phần mềm EDA (như Synopsys, Cadence) phải điều chỉnh các công cụ thiết kế và quy trình sản xuất wafer để hỗ trợ cấu trúc xếp chồng phức tạp hơn ở mặt sau. Trong tương lai, công nghệ này dự kiến sẽ trở thành tiêu chuẩn cho các nút tiến trình dưới 2nm. Khi các bóng bán dẫn nanosheet trở nên phổ biến, sự tích hợp giữa cấp nguồn và phân phối xung nhịp từ mặt sau sẽ giúp thu hẹp khoảng cách giữa các node logic và cải thiện đáng kể mật độ bóng bán dẫn hiệu dụng. Chúng ta đang chứng kiến sự chuyển dịch từ thiết kế 2D phẳng sang kiến trúc 3D tích hợp sâu, nơi ranh giới giữa front-end và back-end của wafer trở nên mờ nhạt, mở ra tiềm năng tối ưu hóa chưa từng có cho các thế hệ chip siêu máy tính trong tương lai.