打破内存墙瓶颈：RAPID架构引领DRAM存内计算新范式

近日，由雪城大学、弗里德里希-亚历山大-埃尔朗根-纽伦堡大学（FAU）以及德累斯顿工业大学（TU Dresden）联合发布的“RAPID: Row-Parallel Arithmetic Processing in DRAM”技术论文，在半导体行业内引起了广泛关注。该研究针对目前存内计算（PUM）架构中的核心痛点——数据重组开销，提出了一种创新的行并行算术处理方案。长期以来，DRAM存内计算受限于物理结构，必须将数据重组为列导向、位串行格式，这导致了庞大的数据移动成本，不仅消耗了大量能量，也成为了性能提升的瓶颈。RAPID架构的出现，通过在DRAM行级别实现并行算术运算，极大地降低了数据移动的复杂性，展现了极高的技术应用前景。 从行业影响来看，这一研究突破了存内计算从学术走向工业化落地的关键路径。通过消除对复杂数据重组的依赖，RAPID架构有望大幅提升存内计算在AI大模型推理、边缘计算以及大数据分析中的能效比。对于芯片设计公司而言，这意味着在无需彻底重构存储器阵列的前提下，能够显著提升存算一体芯片的吞吐能力。 在供应链层面，该技术若能成熟并进入晶圆厂工艺路线图，将对传统的DRAM制造厂商（如三星、海力士、美光）产生深远影响。传统的内存生产商可能会将其从单纯的存储器件供应商，转变为提供高性能计算单元的系统级半导体厂商。这将推动存储器行业与处理器设计行业的深度融合，促进Chiplet架构在内存侧的进一步渗透，从而改变全球半导体市场的价值分配逻辑。 展望未来，虽然RAPID架构在实验室环境下表现出色，但其大规模商业化仍面临挑战。包括制程工艺的兼容性、高昂的设计验证成本以及存储器一致性协议的适配等问题，仍需产业链上下游协同攻关。然而，随着冯·诺依曼架构瓶颈的日益凸显，这种旨在从内存底层结构层面解决计算效率问题的创新技术，无疑将成为下一代高性能计算芯片的核心竞争力。我们有理由相信，随着存内计算技术的迭代，未来的计算平台将向“以内存为中心”的架构平稳过渡，从而在后摩尔时代持续释放算力增长潜能。